A medida que la demanda de empaquetado avanzado para chips de IA sigue en aumento, las limitaciones de suministro de la tecnología CoWoS de TSMC están llevando a algunas empresas de diseño de chips a centrar su atención en la tecnología de empaquetado avanzado EMIB-T de Intel. En el reciente foro IMPACT 2026, Yu-Po Wang, consultor jefe de Prismark, analizó el panorama del mercado en cuanto a las limitaciones de capacidad de empaquetado y las alternativas tecnológicas impulsadas por la IA en su presentación titulada «El impacto del dinámico mercado de la IA en la cadena de suministro de empaquetado avanzado».
Aunque tanto CoWoS de TSMC como EMIB de Intel pertenecen a la categoría de paquete avanzado 2.5D, sus arquitecturas de interconexión son radicalmente diferentes. CoWoS se basa en un interponedor de silicio de gran superficie para alojar múltiples chips de computación y HBM, proporcionando interconexiones de alta densidad; EMIB, por otro lado, integra pequeños puentes de silicio dentro del sustrato del paquete orgánico, logrando conexiones entre chips solo en áreas localizadas que requieren interconexiones de alta velocidad, eliminando la necesidad de un interponedor de silicio a gran escala. EMIB-T introduce además vías pasantes de silicio (TSV), lo que permite que la corriente pase directamente a través del puente de silicio para la alimentación vertical, acortando así la ruta de alimentación.
Intel reveló las especificaciones clave de EMIB-T en ECTC 2026, que incluyen: un paso de interconexión de primera capa reducida a 25 μm, un tamaño de paquete ampliado de 120×120 mm, integración de chips de computación y memoria con más de nueve veces el área de fotomáscara en un solo paquete, velocidades de transferencia HBM4e que superan los 12 Gb/s y velocidades de interfaz UCIe que alcanzan los 64 Gb/s. En su documento de IEEE, Intel afirmó además que la tecnología EMIB ha estado en producción a nivel de panel (510×515 mm) desde la producción en masa en 2017, y teóricamente puede admitir tamaños de paquete de 240×240 mm, con un área de silicio equivalente que supera las 40 fotografías.
Ho Chun, vicepresidente de Tecnología y Servicios de Empaquetado Avanzado de TSMC, reveló previamente en la Cumbre OCP APAC que la máscara CoWoS de 5,5x ha alcanzado la producción en masa, y que el rendimiento del procesamiento y la unión del interponedor de silicio se ha mantenido estable por encima del 98% en los productos de varios clientes de IA. TSMC planea producir en masa la versión de máscara de 14x en 2028 e implementar una solución con una ampliación superior a 14x para 2029, que podrá albergar más de 10 chips de computación y más de 20 pilas HBM.
Sin embargo, la mejora en el rendimiento no ha eliminado el cuello de botella en la entrega. He Jun señaló que, debido a la escasez de sustratos HBM y ABF, aún existe un déficit en la entrega general. Esta evaluación coincide con el tema de la presentación de Prismark sobre cómo las limitaciones de la cadena de suministro afectan la dinámica del mercado.
En su presentación, Prismark señaló que los procesadores de IA están adoptando cada vez más la integración heterogénea, que incluye chiplets, empaquetados 2.5D/3D y HBM. Estas tendencias impulsan la demanda de embalaje avanzado y sustratos de alta densidad, mientras que las limitaciones de la cadena de suministro, la complejidad de la fabricación y los cuellos de botella en la capacidad influyen en las estrategias de inversión.
Desde una perspectiva técnica, EMIB-T y CoWoS tienen escenarios de aplicación diferentes. El interponedor de silicio de gran área de CoWoS es adecuado para aceleradores de IA de gama alta que requieren una densidad de interconexión y un ancho de banda extremadamente altos; La arquitectura de puente de silicio local de EMIB-T ofrece ventajas en cuanto a flexibilidad de costo y tamaño del paquete, pero su densidad de interconexión está limitada por el área de puenteo. La demostración de Intel en ECTC 2026 mostró que las capacidades de EMIB-T ya abarcan la integración de HBM4e, lo que indica que está evolucionando de un «reemplazo de costo» a un «competidor de rendimiento».
Cabe destacar que TSMC también está desarrollando nuevas arquitecturas, como CoWoS-L, para abordar los problemas de deformación y rendimiento propios de los encapsulados de mayor tamaño. El panorama competitivo del paquete avanzado no se limita a la simple sustitución de rutas, sino que tiende a configurarse con una estructura de mercado estratificada según el tipo de chip y los requisitos de rendimiento.
Otro aspecto que Prismark destacó en su presentación fue la capacidad de suministro de sustratos avanzados. Para adaptarse al embalaje CoWoS con especificaciones de fotomáscara de 5,5x y posteriormente de 14x, los sustratos ABF de gama alta se han actualizado a 18-20 capas. El tamaño del sustrato para fotografías máscaras de 5,5x puede alcanzar los 100×100 mm. La deformación por prensado en caliente y las dificultades de alineación de microvías en sustratos de gran tamaño y muchas capas afectan negativamente al rendimiento. Aunque Nvidia, AMD y los proveedores de servicios en la nube han asegurado la capacidad de producción de ABF hasta 2028 mediante acuerdos a largo plazo, la preocupación por la escasez de materiales persiste.
Esto significa que, independientemente de si se utiliza el enfoque CoWoS o EMIB-T, el embalaje y la entrega de chips de IA están, en última instancia, limitados por la capacidad de producción de componentes anteriores como sustratos y HBM. La competencia entre las tecnologías de empaquetado es, en esencia, una lucha por la asignación óptima de los limitados recursos de la cadena de suministro.
